Eggersglüß / Fey / Polian Test digitaler Schaltkreise

1. Auflage 2014
ISBN: 978-3-486-72014-3
Verlag: De Gruyter
Format: PDF
Kopierschutz: Adobe DRM (»Systemvoraussetzungen)

E-Book, Deutsch, 238 Seiten

Eingebettete Systeme übernehmen zentrale Steueraufgaben im täglichen Leben. In der Energieversorgung oder im Transportwesen würde ein Ausfall der Systeme fatale Auswirkungen haben. Der Nutzer verlässt sich aber auf ein fehlerfreies Funktionieren des Systems. Die Funktionstüchtigkeit der Schaltkreise zu garantieren, ist das Ziel des Testens – und das mit geringen Kosten, da jeder Chip nach der Produktion separat getestet werden muss.

Zielgruppe

Masterstudenten der Informatik und Elektrotechnik / Master’s level students of computer science and electrical engine

Autoren/Hrsg.

Eggersglüß, Stephan

Fey, Görschwin

Polian, Ilia

Fachgebiete

• Technische Wissenschaften Elektronik | Nachrichtentechnik Elektronik Bauelemente, Schaltkreise
• Technische Wissenschaften Energietechnik | Elektrotechnik Elektrotechnik
• Technische Wissenschaften Elektronik | Nachrichtentechnik Elektronik Schaltungsentwurf

Inhaltsverzeichnis

1;1 Einleitung;11
1.1;1.1 Test im Entwurfsablauf;12
1.2;1.2 Ziele;13
1.3;1.3 Allgemeiner Ablauf und Anforderungen;14
1.4;1.4 Wichtige Konferenzen und wissenschaftliche Zeitschriften;19
1.5;1.5 Aufbau des Buches;20
2;2 Grundlagen;23
2.1;2.1 Boolesche Gatter;23
2.2;2.2 Schaltkreise;26
2.3;2.3 Zeitverhalten;28
3;3 Klassische Fehlermodelle;31
3.1;3.1 Haftfehler;33
3.2;3.2 Pfadverzögerungsfehler;35
3.3;3.3 Transitionsfehler;39
3.4;3.4 Mehrfach-Entdeckung;41
3.5;3.5 Fehlerlistenreduktion;41
3.5.1;3.5.1 Fehleräquivalenz;42
3.5.2;3.5.2 Fehlerdominanz;43
3.6;3.6 Einordnung und weitere Themen;44
4;4 Fehlersimulation;45
4.1;4.1 Basisverfahren zur Fehlersimulation;46
4.1.1;4.1.1 Simulation eines einzelnen Testmusters;47
4.1.2;4.1.2 Ereignisgesteuerte Simulation einer Testmenge;49
4.1.3;4.1.3 Simulation einer Testmenge mit Fault Dropping;50
4.2;4.2 Parallele Fehlersimulation;52
4.2.1;4.2.1 Musterparallele Fehlersimulation;53
4.2.2;4.2.2 Fehlerparallele Simulation;55
4.2.3;4.2.3 Erweiterungen der parallelen Fehlersimulation;57
4.3;4.3 Deduktive Fehlersimulation;59
4.4;4.4 Einordnung und weitere Themen;60
5;5 Deterministische Testmustergenerierung;63
5.1;5.1 Boolesche Differenz;64
5.2;5.2 D-Algorithmus;66
5.2.1;5.2.1 Fünfwertige Logik L5;67
5.2.2;5.2.2 Implikationen;68
5.2.3;5.2.3 Testmustergenerierung für verzweigungsfreie Schaltungen;70
5.2.4;5.2.4 Testmustergenerierung für rekonvergente Schaltungen;73
5.3;5.3 PODEM – Path-Oriented Decision Making;79
5.4;5.4 FAN – Fanout-Oriented Test Generation;85
5.4.1;5.4.1 Unique Sensitization;87
5.4.2;5.4.2 Multiple Backtracing;88
5.5;5.5 Lernverfahren;91
5.5.1;5.5.1 Statische Verfahren;91
5.5.2;5.5.2 Dynamische Verfahren;93
5.6;5.6 Boolesche Erfüllbarkeit;95
5.6.1;5.6.1 Schaltkreis-zu-KNF-Transformation;97
5.6.2;5.6.2 Testmustergenerierung mit Boolescher Erfüllbarkeit;99
5.7;5.7 Kompaktierung;103
5.7.1;5.7.1 Statische Kompaktierung;103
5.7.2;5.7.2 Dynamische Kompaktierung;107
5.8;5.8 Einordnung und weitere Themen;109
6;6 Sequentielle Testmustergenerierung;111
6.1;6.1 Grundlegende Modellierung;112
6.2;6.2 Algorithmen;115
6.2.1;6.2.1 Strukturelle Verfahren;116
6.2.2;6.2.2 Modellierung mittels Boolescher Erfüllbarkeit;118
6.2.3;6.2.3 Einsatz von Interpolation;120
6.3;6.3 Klassen von Schaltkreisen;124
6.3.1;6.3.1 Rückkopplungsfreie Schaltkreise;124
6.3.2;6.3.2 Mehrere Taktsignale;125
6.4;6.4 Einordnung und weitere Themen;127
7;7 Design-for-Test (DFT);129
7.1;7.1 DFT für kombinatorische Schaltungen;130
7.2;7.2 DFT für sequentielle Schaltungen;132
7.3;7.3 Interne Prüfpfade;135
7.4;7.4 Reduktion der Testanwendungszeit;139
7.5;7.5 Partielle Prüfpfade;140
7.6;7.6 Scan-basierter Test für Verzögerungsfehler;141
7.7;7.7 Boundary Scan;144
7.8;7.8 Einordnung und weitere Themen;145
8;8 Selbsttest und Testdatenkompression;147
8.1;8.1 Eingebauter Selbsttest;147
8.1.1;8.1.1 Pseudozufällige Testerzeugung mit LFSRs;150
8.1.2;8.1.2 Gewichtete Zufallsmuster;154
8.2;8.2 Ausgangskompaktierung;157
8.3;8.3 Testdatenkompression;162
8.3.1;8.3.1 Illinois Scan;164
8.3.2;8.3.2 LFSR Reseeding;165
8.3.3;8.3.3 Embedded Deterministic Test;167
8.4;8.4 Einordnung und weitere Themen;170
9;9 Diagnose;173
9.1;9.1 Scan-Chain-Diagnose;175
9.1.1;9.1.1 Test der Prüfpfade;176
9.1.2;9.1.2 Berechnung oberer und unterer Schranken;177
9.1.3;9.1.3 Vergleichende Bewertung von Fehlerkandidaten;179
9.2;9.2 Logikdiagnose;180
9.2.1;9.2.1 Antwortabgleich für Haftfehler;181
9.2.2;9.2.2 Syndrom-Rückverfolgung für Haftfehler;185
9.2.3;9.2.3 Diagnose komplexer Fehler;188
9.2.4;9.2.4 Diagnostische Testmustergenerierung;190
9.2.5;9.2.5 Einordnung und weitere Themen;192
10;10 Speichertest;195
10.1;10.1 Fehlermodelle für Speichertest;195
10.1.1;10.1.1 Allgemeine Beschreibung von Fehlern im Speicher;196
10.1.2;10.1.2 Fehler, die eine Speicherzelle betreffen;196
10.1.3;10.1.3 Fehler, die mehrere Speicherzellen betreffen;198
10.2;10.2 Speichertestmethoden;199
10.2.1;10.2.1 Frühe Speichertestmethoden;199
10.2.2;10.2.2 March-Tests;200
10.3;10.3 Selbsttest und Selbstreparatur;204
10.4;10.4 Einordnung und weitere Themen;206
11;11 Aktuelle Themen;207
11.1;11.1 Moderne Fehlermodelle;207
11.1.1;11.1.1 Mehrfache Entdeckung und erschöpfende Testmuster;207
11.1.2;11.1.2 Defektbasierter Test;208
11.1.3;11.1.3 Kleine Verzögerungsfehler und Parametervariationen;209
11.1.4;11.1.4 Allgemeine Fehlermodellierung;210
11.2;11.2 Energieverbrauch in der Testanwendung;211
11.3;11.3 Test 3D-integrierter Schaltungen;212
11.4;11.4 Einordnung und weitere Themen;214
12;A Symboltabelle;217
13;Literaturverzeichnis;219
14;Index;235

Über Autor(innen)

Stephan Eggersglüß, Görschwin Fey, Ilia Polian